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台积电宣称2025年将量产2纳米芯片
作者:管理员    发布于:2021-11-08 22:17:59    文字:【】【】【
o maintain and strengthen TSMC’s technology leadership, the Company plans to continue investing heavily in R&D. For advanced CMOS logic, the Company’s 3nm and 2nm CMOS nodes continue to progress in the pipeline. In addition, the Company’s reinforced exploratory R&D work is focused on beyond-2nm node and on areas such as 3D transistors, new memory and low-R interconnect, which are on track to establish a solid foundation to feed into technology platforms.

以上一段是摘自台积电官网的未来研发计划,从这段描述中可以看出,台积电剑指2nm,甚至更先进的工艺。在逼近物理极限的情况下,新工艺研发的难度以及人力和资金的投入,也是呈指数级攀升。在如此艰难的背景下,台积电的底气何在?我认为有如下三点:

当前的先进工艺节点只是商业代号,而非Gete Lenth或Half-Pitch

如果有人问芯片工艺的中的7nm、5nm指什么?那么我相信很多人都能给出答案--晶体管导电沟道的长度或者栅极宽度,并且很多人也知道,当前的7nm、5nm只是等效工艺节点,而非真正的沟长或者栅宽。

如果进一步问一下这个问题,当前5nm工艺真正的导电沟长或者栅宽是多少呢?恐怕很多人回答不出来了。不卖关子了,IEEE给出的半导体工艺road map数据是比较可信的,从下图中我们可以看到不同时间对应的工艺节点,而这表里对当前工艺节点的英文描述则非常有意思,它没有用“technology nodes”而是用Logic industry "Node Range" Labeling。

一个Labeling可以说准确的表达了工艺命名的现状。
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